杰少的留言本
拜读大作“接地的问题”，颇有收获。在此首先表示感谢。
有一个问题请教：
我这里有一块双层PCB，包括部分FPGA为主的数字电路和继电器三极管为主的模拟电路。第一版没有铺地，调试正常。第二版，分数字地和模拟地进行铺铜，中间零欧电阻短接。结果问题多多：
1、继电器（控制几路信号输出）总是不能顺利闭合，
2、有源晶振好像干扰了VCC或者GND，VCC抖动的厉害，好像是叠加了晶振的频率。经过测试，确实没有短接和接错。
请问，是否是铺地不合理造成的。（有源晶振下铺了地）（底线与信号检举10mil）？
晶振信号应该如何设计铺地？
谢谢！！
回复：
就我个人意见，数字电路特别是晶振部分的电路尽量不要布线，至于FPGA方面的知识，我基本不懂，您可以找下我同学了解下相关问题，他们在广州数控工作，对这干扰问题比较了解：382463518（莫），23729467（黄），329468118（金）
-- 留言发表于2008-11-16 17:29
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拜求你啦(游客)
笨蛋，国庆快乐~！！！！
昨天吃蛋糕了，生日
这才发现，
喜欢蛋糕并不是喜欢蛋糕
只是怀念曾经美好的感觉
。。。。。。
回复：
又成熟拉？不错，哈哈
-- 留言发表于2008-09-30 08:12
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asa